2023暑期进展

工作进展

• HFRC
  那边放电运行组经常报告说出现 加热卡stopping状态 和 DT运行状态卡住 的情况，经过Wireshark抓包分析收发指令状态，主要出现问题节点在以下区域：
  
  图中该节点为一个正常的获取所有通道的指令与异常的消息返回指令。消息异常主要表现在指令格式、通道数量、通道值不正确。该问题主要解决过程：

  1. 认为是某些不使用但是没有在 固件 上去除掉功能的通道 误触发或误动作 导致。异常消息中观察到 42号通道 有较高的数值，该通道是 FireCount ，不工作。但是出现较高的数值，认为是该通道误动作导致。固件上直接去除该通道的功能函数，但是只解决了部分控制器的卡死问题。

  2. 去除了 FireCount 功能的控制器仍然出现卡死问题。且每次出现卡死问题的控制器具有 时间变化性 和 空间变化性。具体表现为卡死的控制器在 连续两次实验中编号不同 和 今天卡死的控制器明天不会卡死 的问题。
     

     偶然观察到放电实验组那边测到了 交流供电信号 的波形，波形很差，推测可能是 电磁兼容方面 的问题。在检查控制器内部接线时发现了 供电电源的接地线没有连接。将供电电源的地线连接后上一轮卡死的控制器 下一轮没有卡死。

  3. 8月16日已经出现 供电电源的接地线已经连接 但是 DT仍然出现状态卡死的问题。目前需要与放电运行组那边的人进一步确认。

• DirectDAQ 目前处于底层硬件设计阶段。需要确定以下参数：

  1. ADC转换速率，或单个通道的采样率。考虑到通道数的构建（32通道）以及整机体积、多通道间的匹配度问题，目前倾向于采用在 多通道同步采样ADC，及一个ADC上具备多个采样通道。

     在ADI官网上查询相关ADC型号，满足16bits采样率和多通道ADC有以下几个：

     • LTC2325-16，差分或单端输入，5M采样率，4通道，数据输出接口支持LVDS、SPI。

     • AD7380-4，差分输入，4M采样率，4通道，数据输出接口支持4线SPI。

     • AD7383，伪差分输入，4M采样率，2通道，数据输出接口支持2线SPI。

     • AD7389-4，差分输入，2M采样率，4通道，数据输出接口支持4线SPI。

     • LTC2320-16，差分输入，1.5M采样率，8通道，数据输出接口支持LVDS和SPI。

     • AD7616，差分输入，1M采样率，16通道，数据输出接口支持并行和SPI。

     16bits、10M采样率以上绝大多数均是 单通道ADC，数据输出接口大多数是并行或LVDS或两者结合，很少见到单独的SPI接口。

  2. ADC数据输出接口。主要根据数据输出速率确定。在采样率和通道数增大后，数据速率增大，单线SPI难以支持。以上列举的几个ADC多采用 并行 + 串行的方式，即单个数据接口采用串行接口，如SPI 或 LVDS，然后通过多个串行接口组合成一组接口的形式扩展数据速率。

     SPI 和 LVDS主要区别在接口电平上，前者可采用标准CMOS电平，LVDS主要为自身特定的LVDS电平。LVDS本身为一个接口类型，具体协议由上层确定。、

  3. 模拟信号输入前端设计。主要为是否需要设计支持 50Ω阻抗。普通设计的模拟前端设计一般是采用 跟随器 + 滤波器的设计，跟随器做ADC输入驱动，滤波器兼具干扰滤除和输入增益设置用。

  4. PCB上高速电路设计。主要为多组高速信号设计，一般需要保证板卡上走线为 50Ω 阻抗，以及 差分阻抗满足要求。 板卡上需要走的高速线不多，除去ADC数据接口外，还需要走的高速线有：

     • 以太网 PHY 差分线，每个网口4对差分线。

     • SFP+ 数据差分线，每个 SFP+ 一对差分线。

     • PCIe 数据差分线，一共4对。

     以上走线均有一定的规则，这里不展开描述。

• ThunderScope
  该项目为Github上一个开源示波器项目，具体链接： ThunderScope

  系统整体架构：

  该项目给出了具体的软硬件设计。

  1. 主要的 采集 + FPGA部分：

  2. 硬件原理图部分：

  3. FPGA代码部分：FPGA为 Artix-7，具体型号为XC7A50T，代码基于 Python 构建，不采用 Verilog。

  整个项目比较有参考价值的是硬件设计部分，包含了完整的 模拟前端电路设计，ADC PLL设计，LVDS以及 PCIe设计等。FPGA代码由于采用 Python构建，暂时没有较大的参考价值。

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