基于JESD204B的LMK04821芯片项目开发_阅读笔记

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LMK调试步骤

1 硬件电路检查

  • 供电是否正常
  • 芯片的参考时钟输入是否正常，检查PLL1的输入时钟和OCSin端的板上晶振时钟

2 寄存器配置
一些关键点：
写操作时，CS信号为低电平时，SDIO的数据在SCK上升沿写进芯片，写数据格式为1bit的读写控制位+2bit的0+13bit地址+8bit数据。
读操作时，先写入1bit的读写控制位+2bit的0+13bit地址，然后在接下来SCK的上升沿获取8bit数据

我的SPI代码要新增读的模块才可以，检查寄存器配置正不正确
补充SPI的时序要求，对照LMK手册要求，逐个检查
SYNC SPI_clk SPI_SDIO SPI_cs CLKin_sel reset 引脚的电气参数： VIH 1.2~VCC
VIL 0~0.4V

对于双PLL级联的新的认识：
JESD204B应用中双PLL级联应用最为经典

  • 要注意的是Device CLK不提供单端输出，只有OSCout管脚可以提供LVCMOS单端输出。另外，除了双PLL应用模式，亦可以配置单PLL或者时钟分发模式
  • LMK0482X系列芯片的双PLL结构保证了在很宽的输出频率范围内还可以输出最低抖动的时钟。第一级PLL（PLL1）被外部的参考时钟驱动，第二级PLL（PLL2）由VCXO或者可调晶振提供高精度、低噪声的二级参考时钟。经过这两级PLL，输出时钟的精度将会大大提高。
  • 输出7对JESD204B DeviceCLK和7对SYSREF CLK；对于不是jesd204b应用场景，SYSREF CLK可以当做 DEVICE CLK使用
  • PLL1的输入参考时钟任选管脚CLKin0，CLKin1以及CLKin2之一，选择规则由对应寄存器值决定
  • LMK0482X具有频率保持的功能，当外部参考时钟丢失后，输出频率还能保持最小的漂移，直到外部参考时钟恢复。
  • 数字延迟 = 以 VCO 为单位的粗调;模拟延迟 = 皮秒级微调;修改后必须发 SYNC 才生效;模拟延迟自带固定偏移
  • 7路Device CLK都可以分别的分频，分频系数为1~32。
  • 7路SYSREF CLK统一分频，分频系数为8~8191。
  • 要使时钟的数字延时起作用，管脚SYNC必须给一个脉冲，在脉冲的上升沿所有的时钟同步。
  • LMK04821提供了几个状态管脚用来供用户监测芯片内部的状态或者作为输入端口来响应用户的需求

疑问

LMK04821的寄存器配置顺序能不能直接使用TICS pro所导出的？
TICS pro导出的顺序是不是用下载器好使，用在verilog自己开发的spi驱动就有所变动？
明天写一个SPI读功能，检验一下

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